Comment synthétiser des noyaux Verilog fabriqués dans un générateur de noyau de xilinx?

Question

J'ai utilisé coregen pour développer un noyau de séparation. Voici les étapes que j'ai essayé d'utiliser ce diviseur dans ma conception (pas sûr si c'est tout à fait correct): 1) copie wrapper (core_name.v), fichier .ngc, et fichier .veo dans le dossier de conception principal 2) instancier le noyau dans mon module verilog principal utilisant le modèle veo: nom_cœur u1 (.a (a_p), .b (b_p), .c (c_p), .d (d_p); chaque fois que j'ai besoin de la fonction de division dans mon module verilog principal 3) `inclure "core_name.v"

Quand je fais une vérification de la syntaxe que je reçois: ligne "core_name.v" 1 expecting 'endmodule', trouvé 'module'

S'il vous plaît conseiller sur les mesures nécessaires pour instancier le noyau dans mon design ISE et le synthétiser.

Merci.

Answer 1

Je vais supposer que core_name.v est une définition de module complet, et que vous avez mis la `` inclure "core_name.v" within another module definition (ie, between Module and endmodule statements. (I'm thinking this because the verilog parser will want to see an endmodule sometime after a Module , but instead is seeing another Module in core_name.v`).

Essayez de mettre le `` include` en dehors de votre définition de module, par exemple

`include "core_name.v" 
module toplevel_module (); 

    core_name U0 (..); 
endmodule 

au lieu de ce que je suppose que vous avez:

module toplevel_module (); 
`include "core_name.v" 
    core_name U0 (..); 
endmodule