Comment implémenter un DPLL synthétisable dans Verilog?

Existe-t-il un moyen simple d'implémenter un verrou de phase entièrement numérique dans le Verilog synthétisable? Tout (y compris le VCO) devrait être synthétisé. Les signaux que je cherche à verrouiller sont ~ 0,1-1% de la fréquence d'horloge du système. J'en utilise un que j'ai reconstitué à partir des documents IEEE des années 1980, mais il ne se comporte pas aussi bien qu'annoncé. Pour des raisons de simplicité, le verrou peut fonctionner sur un signal impulsionnel binaire.Comment implémenter un DPLL synthétisable dans Verilog?

Source

2010-10-26 crasic

Cette question est identifiée FPGA, quelle famille d'appareils utilisez-vous? – George

Altera Cyclone 2, au moins pour la phase prototype. L'horloge est un cristal externe stabilisé au four, nous avons donc une base de temps stable. – crasic

Il pourrait être utile de savoir, ce que vous essayez d'atteindre avec cette DPLL. De combien voulez-vous multiplier la fréquence? La fréquence d'entrée est-elle constante? – mbschenkel

Dans les conceptions FPGA, j'utilise normalement les DCM intégrés, ou PLL.

Le Cyclone 2 a jusqu'à 4 PLLs intégrés.

Jetez un oeil à PLLs in Cyclone 2.

Source

2010-10-27 10:03:15 George

Les PLL intégrés sont parfaits pour la synchronisation et la synthèse d'horloge (j'en utilise un pour obtenir mon horloge système à 200 MHz à partir de la source d'horloge 10 MHz). Mais ils sont extrêmement limités. Ils ont une énorme gigue pour tout type de DSP (ils sont conçus pour synchroniser pas de gigue), ils ne sont pas très flexibles étant complètement définis au moment de la synthèse, et surtout, la fréquence minimale que les PLL à bord peuvent verrouiller est environ 10 MHz, environ 10 fois plus élevé que ma fréquence de signal. – crasic

Oui, si vous essayez de verrouiller sur une horloge lente, les périphériques embarqués ne seront pas très utilisés. Vous pouvez vérifier [OpenCores] (http://opencores.org/) pour l'exemple de code. – George

Comment implémenter un DPLL synthétisable dans Verilog?

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