Comment estimer l'utilisation de FPGA pour concevoir un travail comme un noyau?

Question

Je pensais à des FPGA de génération antérieure pour interfacer avec un système existant. Donc, je veux un bon moyen d'estimer combien d'espace est nécessaire pour remplacer un ASIC compte tenu de son nombre de transistors.

• Est-ce que Verilog versus VHDL affecte l'utilisation? (Selon l'un de nos sous-traitants, cela affecte le calendrier, donc l'utilisation semble probable.)
• Quel effet ont les différentes parties du fournisseur sur lui? (L'architecture de Actel est significativement différent de Xilinx », par exemple. Je pense une « pondération » sur cette base.)

Answer 1

This discussion originally from comp.arch.fpga semble indiquer qu'il est assez compliqué, y compris des facteurs tels que ce que l'espace par rapport vitesse compromis vous J'ai demandé au compilateur VHDL (ou verilog) de faire, etc. Quand vous considérez que VHDL est un code source et qu'une implémentation FPGA en est un, vous verrez pourquoi ce n'est pas simple. Note que "un design créé pour bien fonctionner sur un FPGA est généralement horrible sur un ASIC et un design créé pour un ASIC peut ne pas fonctionner du tout sur un FPGA (certainement à la fréquence d'origine)".

Une recherche Google pour FPGA ASIC gates peut contenir des informations plus utiles.

Answer 2

Verilog vs VHDL a peu de différence réelle sur la vitesse ou l'utilisation. Il est plus lié à la quantité de code que vous devez taper (plus pour VHDL) et fort vs typage faible.

Les portails marketing pour les fournisseurs de FPGA sont gonflés. Altera vs Xilinx sont similaires. Regardez les souvenirs (si la mémoire est importante) et le nombre de bascules; cela sera probablement assez bon. Considérez ce dont un noyau similaire a besoin, par exemple si vous avez besoin de faire un core de codage d'erreur, regardez un core de Reed-Solomon.