Les déclarations globales sont illégales dans la syntaxe Verilog 2001!

Question

J'ai écrit un petit quelque chose en Verilog:

`define LW 6'b100011 

`define SW 6'b101011 

parameter [3:0] 
    i_fetch = 4'b0001, 
    decode_rr = 4'b0010, 
    mem_addr = 4'b0100, 
    alu_exec = 4'b1000; 

et je reçois cette erreur: Erreur: test.v (5): (vlog-2155) Déclarations globales sont illégales dans Verilog syntaxe 2001.

Qu'est-ce que je fais mal? J'utilise ModelSim XE III/Starter 6.4b - Version personnalisée de Xilinx!

Answer 1

Votre déclaration parameter doit être dans un module:

module a_module(); 

    parameter a_parameter = 4; 

endmodule 

En fait, la plupart des choses dans Verilog doit être dans un bloc de module.