Module TAP (Test Anything Protocol) pour Verilog ou SystemVerilog

Question

Existe-t-il une implémentation TAP (Test Anything Protocol) pour Verilog? Ce serait bien parce que je pourrais utiliser prouver vérifier mes résultats automatiquement.

Mise à jour: 10/9/09: On a demandé pourquoi ne pas utiliser les assertions. En partie TAP me donne de bons rapports tels que le nombre de fichiers et le nombre de tests. Il peut également être utilisé avec des couvercles pour signaler les progrès réalisés au fil du temps.

10/12/09: Je cherche une implentation minimale avec le nombre de tests au début et à la fin et les fonctions ok, diag et fail. est() serait vraiment sympa, mais pas nécessaire.

Answer 1

Je ne pense pas qu'il existe une implémentation TAP native pour Verilog. Je dirais que tout l'intérêt d'utiliser TAP est que l'ajout d'un générateur TAp est relativement simple. Si vous envisagez de faire beaucoup de travail dans Verilog, vous pouvez écrire le vôtre.

Cela dit, avez-vous regardé veripool? Vous pouvez utiliser Verilog :: Parser comme un pont pour générer une sortie TAP que vous pouvez utiliser avec TAP::Parser & Test::Harness