2017-06-09 6 views
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comment gérer les signaux de conception multi-horloge avec l'horloge générée par la même source? Par exemple, un domaine d'horloge est 25Mhz l'autre est 100Mhz comment puis-je gérer le bus de données de 25Mhz à 100Mhz et aussi 100Mhz à 25Hhz?même source, différente fréquence clk (conception multi-horloge)

ne veulent pas utiliser AFIFO le tout autre moyen CDC facile à gérer?

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Voici deux bonnes publications sur CDC et AFIFO: http://www.sunburst-design.com/papers/CummingsSNUG2001SJ_AsyncClk.pdf et http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf – Greg

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Cas 1: Si la source vérifie que les bords des horloges sont alignés, il n'est pas nécessaire de faire quoi que ce soit dans la conception. Une donnée mono-bit et multi-bits n'a pas de différence.

Cas 2: Si les arêtes ne sont pas alignées, mais que la relation de phase est connue, les horloges sont toujours synchrones. L'outil de synthèse/STA/P & R peut calculer les cas les plus défavorables pour les contrôles de synchronisation (par exemple installation/maintien). Dans le cas où il n'y a pas de violation, pas besoin de faire quoi que ce soit à nouveau. La partie la plus importante ici est de définir les contraintes de synchronisation correctement.

Cas 3: Si les horloges sont asynchrones, une solution achemine un signal de validation avec le bus. Le signal de validation est synchronisé par une paire de bascules. Ensuite, les bits de données sont masqués ou transmis en fonction de la valeur du signal de validation synchronisé. Cette solution est expliquée here ainsi que de nombreuses autres solutions et cas.

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merci , a beaucoup aidé – user2442045

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Cela dépend si les deux horloges sont synchrones ou asynchrones l'une par rapport à l'autre. Vous pouvez utiliser un synchroniseur 2 bits/n bits pour éliminer le problème de méta-stabilité dans CDC. D'autres approches sont le mécanisme de prise de contact basé sur mux, le compteur de code gris.

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Si vous envoyez des données d'un domaine d'horloge plus lent à un domaine d'horloge plus rapide, l'horloge rapide doit être 1,5 fois celle de l'horloge lente. pour une horloge plus rapide vers un domaine d'horloge plus lent, les données de l'horloge rapide doivent être 1,5 fois celles de l'horloge plus lente.