Cas 1: Si la source vérifie que les bords des horloges sont alignés, il n'est pas nécessaire de faire quoi que ce soit dans la conception. Une donnée mono-bit et multi-bits n'a pas de différence.
Cas 2: Si les arêtes ne sont pas alignées, mais que la relation de phase est connue, les horloges sont toujours synchrones. L'outil de synthèse/STA/P & R peut calculer les cas les plus défavorables pour les contrôles de synchronisation (par exemple installation/maintien). Dans le cas où il n'y a pas de violation, pas besoin de faire quoi que ce soit à nouveau. La partie la plus importante ici est de définir les contraintes de synchronisation correctement.
Cas 3: Si les horloges sont asynchrones, une solution achemine un signal de validation avec le bus. Le signal de validation est synchronisé par une paire de bascules. Ensuite, les bits de données sont masqués ou transmis en fonction de la valeur du signal de validation synchronisé. Cette solution est expliquée here ainsi que de nombreuses autres solutions et cas.
Voici deux bonnes publications sur CDC et AFIFO: http://www.sunburst-design.com/papers/CummingsSNUG2001SJ_AsyncClk.pdf et http://www.sunburst-design.com/papers/CummingsSNUG2008Boston_CDC.pdf – Greg