Sortie série ADC - Temps d'acquisition minimale

Question

Je travaille avec ce ADC: AD7903 - http://www.analog.com/media/en/technical-documentation/data-sheets/AD7903.pdf

Je ne comprends pas la limitation du temps d'acquisition par rapport à la vitesse d'horloge maximale possible pour l'interface SPI.

Le VIO que j'utilise est de 3,3 V pour avoir une fréquence maximale théorique de 83,33 MHz (période 12ns min). Disons que j'utilise une période de 80MHz = 12.5ns en conduite 3 fils sans indicateur occupé.

En se référant à la table de synchronisation (page 5) et le chronogramme (page 18):

• 12.5ns x 16 cycles d'horloge = 200ns
• 10ns de dix

Même avec VIO = 2.5V: 15ns x 16 + 15ns = 255 ns

Pourquoi le le temps d'acquisition minimum est 290ns ??

Answer 1

La réponse transitoire maximale répertoriée à la page 3 est de 290 ns pour une étape à pleine échelle. Par conséquent, pour assurer une distorsion minimale, le temps d'acquisition doit être de 290ns ou plus (de sorte que toutes les modifications jusqu'à une modification complète de l'heure de l'ACQ soient capturées correctement.)

À moins que vous ne puissiez garantir le maintien du le swing maximum est inférieur à la pleine échelle, mais ce n'est pas une bonne façon de courir, et il n'y a aucun moyen de dire la corrélation entre le swing réduit et le temps d'acquisition réduit.