Altera Quartus II "Erreur (12061): Impossible de synthétiser la conception actuelle - La partition supérieure ne contient aucune logique"

Question

J'ai récemment commencé à travailler avec des FPGA et j'ai essayé de faire fonctionner un programme VHDL de base. Mon code est destiné à prendre les entrées de 10 commutateurs et les mapper à 10 sorties LED sur ma carte de développement, mais quand je tente d'exécuter l'analyse/synthèse, je reçois l'erreur dans le titre. L'analyse individuelle du fichier en exécutant "Analyser le fichier actuel" ne génère aucune erreur. Un message similaire a été fait here, mais la solution ne m'aide pas. Je n'ai qu'un seul fichier dans mon projet et je suis certain qu'il a été spécifié comme entité de premier niveau.

library IEEE; use IEEE.STD_LOGIC_1164.all; 

entity sw_to_led is port(
    SW: in bit_vector(9 downto 0); 
    LED: out bit_vector(9 downto 0)); 
    end sw_to_led; 

architecture behavior of sw_to_led is 
    begin 
     LED <= SW after 5ns; 
    end behavior; 

Answer 1

Je pensais que le fichier de haut niveau devait avoir le même nom que spécifié « entité de conception de haut niveau », au lieu de l'entité elle-même. J'ai appris à lire et changé le nom de l'entité actuelle pour correspondre à ce qui a été spécifié et il a résolu le problème.

Answer 2

1) Le nom du fichier vhdl est-il identique au nom de l'entité sw_to_led.vhd?
2) Y a-t-il déjà des partitions dans votre conception? Si oui, vous pouvez essayer de créer un nouveau projet Quartus avec l'aide de l'assistant "Nouveau projet" et ajouter seulement le fichier sw_to_led.vhd. Par ailleurs, after 5ns n'est pas synthétisable. Il devrait seulement être utilisé dans la simulation. Mais pour Quartus ce n'est pas une erreur.