Erreur (10219): Erreur d'affectation continue Verilog HDL sur Mux.v (19): l'objet "muxout" sur le côté gauche de l'affectation doit avoir un type net

Question

Je souhaite créer un diviseur de fréquence avec compteur et MUX.

Je fais 3 modules pour le projet

// 4 bits contre

module Counter (input clk, input reset, output reg[3:0] out); 

    always@(posedge clk or posedge reset) 
    begin 
     if(reset) 
     out = 4'b0000; 
     else 
     begin 
     if(clk) 
      if(out < 4'b1111) 
      out = out + 4'b0001; 
      else 
      out = 4'b0000; 
     end 
    end 


endmodule 

---

// Module 4by1 Mux

module Mux (input [3:0] muxin , input [1:0] sel, output reg muxout); 


    function _4by1mux; 

     input [3:0] muxin; 
     input [1:0] sel; 

     case (sel) 
     2'b00 : _4by1mux = muxin[0]; 
     2'b01 : _4by1mux = muxin[1]; 
     2'b10 : _4by1mux = muxin[2]; 
     2'b11 : _4by1mux = muxin[3]; 
     endcase 
    endfunction 

    assign muxout = _4by1mux(muxin, sel); 


endmodule 

---

// Module freqDivider

module freqDivider(input clk, input reset, input [1:0] sel, output reg muxout); 

    wire [3:0]counterbus; 

    Counter ct1 (clk, reset, counterbus); 
    Mux mux1 (counterbus, sel, muxout); 

endmodule 

freqDivider module

est top, et je le module d'appel contre et Mux

mais le module MUX a un problème avec

Error (10219): Verilog HDL Continuous Assignment error at Mux.v(19): 
object "muxout" on left-hand side of assignment must have a net type 

cette erreur

ps. sel d'entrée sera modifiée par le temps

Answer 1

L'erreur est un résultat du type de sortie ayant muxoutreg lieu du type wire. Dans verilog, les lignes peuvent avoir deux types généraux, soit des filets (type wire), soit des variables (comme reg types). Pour affecter des valeurs/logique aux types de réseau, vous devez utiliser des instructions assign et non des blocs always. Pour affecter des valeurs/logique à des types de variables, vous ne pouvez utiliser que des blocs always et non des instructions assign. Ainsi, vous pouvez soit faire votre assign dans le module Mux un bloc always ou, pour une solution plus facile, ne faites pas la sortie muxout un reg, laissez simplement le mot-clé reg et ce sera un wire.

Answer 2

L'erreur est que vous avez déclaré mux_out comme type de reg, au lieu du type de fil. Le type par défaut de n'importe quel port est le fil. Vous effectuez une affectation continue sur ce réseau via le mot clé assign. Et sur les réseaux de type reg, l'affectation ne peut être effectuée qu'à l'intérieur du bloc procédural (initial, toujours).

Remplacez mux_out par output reg uniquement par output.