Verilog [Erreur de résolution du module croix] lors de l'expansion des définitions

Question

je reçois une erreur de résolution inter-module, lorsque le compilateur élargit la définition comme suit:

dans le fichier, disent path_defines.vh (où les définitions est à):

`define apple aaaa.bbbb.cccc.\pie[0] .dddd.eeee 

J'utilise le caractère « \ » accompagné d'un tailing « espace blanc » pour échapper aux caractères « [ » et « ] » tel que défini dans le manuel Verilog 2012.

Ainsi, lorsque le compilateur analyse un fichier (par exemple, par exemple: design.vs) avec le terme défini comme on le voit ici:

`apple.ffff.gggg 

et tente d'élargir la définition, le compilateur me donne:

Erreur de résolution de référence multi-module.

Erreur détectée lors de la tentative de résolution de la référence inter-module.

Answer 1

Si votre exemple est similaire à celui ci-dessous, vous devez pas besoin d'un nom d'échappement. Le compilateur comprendra pie [0] comme une partie du nom. [] sont ok là.

module top; 
    aaa aaa();  
    assign aaa.bbb.pie[0].ccc.ddd = 0; 
endmodule 
module aaa(); 
    bbb bbb(); 
endmodule 
module bbb; 
    generate 
     for (i = 0; i < 2; i++) begin: pie 
     ccc ccc(); 
     end 
    endgenerate 
endmodule // bbb 
module ccc; 
    wire ddd; 
endmodule