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Je peux créer un bus comme ci-dessous:Verilog: bus Concatenate et l'indexation
reg [2:0] a;
wire x,y,z;
assign {x,y,z} = a;
Puis-je utiliser {x, y, z} [1: 0]?
A
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Cette syntaxe est autorisée dans SystemVerilog.
Vous devez sélectionner le bus individuellement. Comme 'reg [5: 0] a; fil [1: 0] x, y, z; assign {x [1: 0], y [1: 0], z [1: 0]} = a; '. – sharvil111
Verilog permet aux muxes d'être déclarés comme suit: input [0: 1] sel; sortie y; fil [15: 0] choix; y = choix [sel]; Il n'y a donc pas moyen d'indexer un bus concaténé? –
Vous pouvez utiliser comme vous l'avez mentionné dans le commentaire, pouvez-vous s'il vous plaît élaborer votre exigence entière? avec un pseudo exemple? –