Comment faire un VHDL "typedef"

Question

Je veux "créer" un type "my_type", qui est un std_logic_vector (...), comme ce code faux C/VHDL: typedef std_logic_vector (CONSTANT downto 0) my_type . "Type" ne vous permet pas de le faire avec std_logic_vector (...), seulement avec array, et "alias" utilise uniquement des types valides, vous ne pouvez pas créer un type avec.

Alors, comment le faire?

Answer 1

Vous avez besoin du sous-type

subtype foo is std_logic_vector(7 downto 0);