Boucle redondante dans un processus (VHDL)?

Question

Je prends un cours universitaire pour apprendre la conception numérique en utilisant VHDL, et faisait une lecture dans le livre l'autre jour où je suis tombé sur le morceau de code suivant:

architecture abstract of computer_system is 
    ... 

    cpu : process is 
     variable instr_reg : word; 
     variable PC : natural; 
     ... 
    begin 
     loop 
      address <= PC; 
      mem_read <= '1'; 
      wait until mem_ready; 
      ... 
     end loop; 
    end process cpu; 
end architecture abstract; 

Maintenant, comme je l'ai compris, une fois qu'un processus atteint sa dernière déclaration, il va revenir en arrière et exécuter la première déclaration (à condition que la dernière déclaration n'était pas un wait, bien sûr). Et le but de loop ... end loop; est de répéter le code intermédiaire indéfiniment. Donc, cela ne rend-il pas la boucle redondante dans ce cas? Est-ce qu'il ajoute un comportement supplémentaire qui n'est pas déjà exposé par le processus?

Answer 1

Vous êtes sur place autant que je peux voir, pas besoin d'avoir une boucle là-bas.