Diviseur de huit bits: Quotient et reste

Question

J'essaye de déboguer mon code montré ci-dessous. Je suis relativement nouveau à SystemVerilog et j'espère pouvoir en tirer des leçons. Faites-moi savoir des suggestions.

Les erreurs que je reçois sont:

Error-[ICPD] Invalid procedural driver combination 
"divide.v", 2 
Variable "Q" is driven by an invalid combination of procedural drivers. 
Variables written on left-hand of "always_comb" cannot be written to by any 
other processes, including other "always_comb" processes. 
"divide.v", 2: logic [7:0] Q; 
"divide.v", 8: always_comb begin 
if (x <= R) begin 
... 
"divide.v", 5: Q = 8'b0; 

Error-[ICPD] Invalid procedural driver combination 
"divide.v", 2 
Variable "R" is driven by an invalid combination of procedural drivers. 
Variables written on left-hand of "always_comb" cannot be written to by any 
other processes, including other "always_comb" processes. 
"divide.v", 2: logic [7:0] R; 
"divide.v", 8: always_comb begin 
if (x <= R) begin 
... 
"divide.v",6: R = y; 

code Mon SystemVerilog est:

module divider(input logic [7:0] x,y, 
       output logic [7:0] Q,R); 
    initial 
    begin 
     Q = 8'd0; 
     R = y; 
    end 
    always_comb 
    begin 
     if (x<=R) 
     begin R <= R - x; Q <= Q + 8'd1; end 
    end 
endmodule 

module test1; 

    logic [7:0] x,y,Q,R; 

    divider Divider1 (x,y,Q,R); 

    initial 
    begin 
     x = 8'd2; 
     y = 8'd8; 
    end 
endmodule 

Answer 1

Généralement, dans Verilog/SystemVerilog, vous ne pouvez pas affecter une variable à partir de deux blocs parallèles (à quelques exceptions près). Vous affectez à R et Q à partir de deux endroits: le bloc initial et le bloc always_comb.

Bien que le bloc initial ne s'exécute qu'une seule fois, il fonctionne en parallèle avec le bloc always_comb au début de la simulation, ce qui constitue une violation de cette règle. Pourquoi ne pas vous débarrasser du bloc initial et tout faire en always_comb?

always_comb 
    begin 
     Q = 8'd0;  // set initial value of Q 
     R = y;  // set initial value of R 
     ....   //THE REST OF THE ALGORITHM 
    end 

De plus, il vous manque une boucle!

Answer 2

Une distinction importante entre l'écriture systemverilog (ou tout HDL) et de l'écriture dans toutes les langues de logiciel (C/C++, Java, etc) est que System Verilog est conçu pour faciliter décrivant les structures matérielles tout en permettant des bancs d'essai de type logiciel, tandis que les langages logiciels sont conçus pour permettre aux utilisateurs de donner des instructions à un interprete r, VM ou matériel réel. Cela étant dit, vous devez d'abord penser au matériel que vous essayez de décrire, puis écrire le code HDL associé. Il existe de nombreux articles décrivant les différences entre les HDL et les langages logiciels (ex: Can Verilog/Systemverilog/VHDL be considered actor oriented programming languages?). En regardant votre code et organigramme qui vous a été donné, il semble que vous essayez d'utiliser System Verilog comme langage de programmation plutôt que HDL. Par exemple, les blocs initiaux ne sont généralement utilisés que dans les bancs d'essai et non dans les modules eux-mêmes. De plus, comme votre algorithme est séquentiel, il est probable que vous aurez besoin d'un signal d'horloge et de registres, mais la façon dont votre code n'a pas les deux.

Idéalement, vous devriez avoir une bonne idée de la façon de concevoir des systèmes de matériel numérique avant d'essayer de coder n'importe quel HDL, car c'est la mentalité que vous devriez avoir en utilisant les HDL. L'objectif est généralement de traduire une conception matérielle en HDL, afin de comprendre la conception numérique aidera à clarifier beaucoup.