Etes-vous autorisé à avoir un identifiant de module identique à celui du module dans Verilog?

Question

Par exemple

module top 
    debouncer debouncer(...); 
endmodule 

module debouncer 
... 
endmodule 

Puis-je instancier un debouncer comme « debouncer » dans le module supérieur, ou est-ce illégal?

Answer 1

Oui, il est légal pour un module instance nom pour correspondre au module nom dans Verilog, et il est assez fréquent de le faire lorsque vous avez seulement besoin d'une instance d'un module. Mais, vous auriez pu le vérifier rapidement en compilant simplement votre fichier avec votre simulateur préféré. Ce qui suit est la syntaxe légale et compile pour moi:

module top; 
    debouncer debouncer(); 
endmodule 

module debouncer; 
endmodule