vérification en utilisant Questasim

J'essaie de vérifier ma conception dans Questasim et la conception est en VHDL. J'utilise Makefile. La commande estvérification en utilisant Questasim

vcom -93 -work $(work) $(RTL) $(SVTB1) $(SVTB)

Il appelle le compilateur VHDL, mais il n'affiche pas les signaux master_driver.
Quelqu'un peut-il dire à la solution?

Source

2017-08-21 Tsr

Vous devrez nous poster tout le makefile de savoir ce qui est faux – noobuntu

comp0: \t vlog -travail $ (travail) $ (RTL) $ (INC) $ (SVTB1) $ (SVTB) COMP1: \t vcom -93 -mixedsvvh -work $ (travail) $ (RTL) $ (SVTB1) $ (SVTB) – Tsr

@noobuntu Y at-il une commande pour compiler VHDL ainsi que des fichiers SV ensemble? – Tsr

J'ai une solution mais je ne sais pas si c'est une solution parfaite. La solution à ma question est de diviser les codes SV et VHDL dans deux dossiers différents et de les compiler séparément. Mais le dossier de travail devrait être le même.

Source

2017-08-30 05:11:09 Tsr

vérification en utilisant Questasim

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