La fonction de conversion "To_bit" doit avoir exactement un paramètre formel

Question

Je suis au-dessus de l'erreur lors de l'exécution de modelsim sur un test de VHDL et je n'arrive pas à comprendre pourquoi c'est une erreur.

Le Testcase:

LIBRARY IEEE; 
Use ieee.std_logic_1164.all; 

entity a is 
port (in11 : in std_logic 
); 
end a; 

architecture a un est:

component b_1 
port (in1 : in bit); 
end component; 


begin 
    inst : b_1 port map (in1=> **to_Bit**(in11)); 
end a; 

Answer 1

C'est une erreur ModelSim, en fait, il devrait signaler que vous n'êtes pas autorisé à utiliser cette fonction réelle dans un port carte, cela fonctionne:

LIBRARY IEEE; Use ieee.std_logic_1164.all; 

entity a is port (in11 : in std_logic); end a; 

architecture a of a is 
signal inBit : Bit; 
component b_1 port (in1 : in bit); end component; 

begin 
inBit <= to_bit(in11); 
inst : b_1 port map (in1=> inBit); end a; 

Il existe des restrictions qui s'appliquent aux actuels dans les cartes de port, cf vhdlref:

Le réel, si un port ou d'un signal, doivent être désignés par un nom statique (voir 6.1). La valeur réelle, si une expression, doit être une expression globalement statique (voir 7.4).

La chose est, les deux cas devrait être globalement statique ...

Answer 2

VHDL-93 permet des conversions de types et fonctions de conversion dans les listes d'association. Une fonction de conversion est un cas particulier d'une fonction avec un seul argument.

Regardons à la déclaration de to_bit:

function to_bit(s : std_ulogic; xmap : bit := '0') return bit; 

Bien que to_bit(s) ressemble à une fonction de conversion valide, ce n'est pas, parce que la déclaration contient deux arguments. Le deuxième argument xmap est utilisé comme résultat lorsque is_x(s) est vrai.

Ceci est pas un bug ModelSim, mais peut-être le message d'erreur est un peu cryptique. ModelSim chiffre que to_bit est censé être une fonction de conversion, mais refuse de l'utiliser, car il a un second argument, et n'est donc pas une fonction de conversion valide.

Une fonction simple emballage peut résoudre le problème:

function to_bit(s : std_ulogic) return bit is 
begin 
     return to_bit(s, '0'); 
end; 

Notez que la fonction peut aussi avoir le nom to_bit, parce que VHDL supporte la surcharge de fonction. Ce serait bien d'avoir ceci dans le paquet std_logic_1164.