J'essaie de créer un multiplexeur 8 x 1 dans Verilog. Quand j'exécute l'analyse et la synthèse du code, je continue d'avoir une erreur. Voici mon code: // 8 x 1 line multiplexer
module KuchtaClayton_
C'est le code complet library ieee;
use ieee.std_logic_1164.all;
entity move_key_detector is
PORT(
clk : IN STD_LOGIC;
done : IN STD_LOGIC;
hex : IN STD_LOGIC_VECTOR(7 DOWNTO
Je dois résoudre un problème avec une entrée externe d'un CPLD en le mettant dans un tampon à trois états. Je sais que Quartus II a une mégafonction de tampon-tristate, mais je suis curieux - si je lu
Le code: library IEEE;
use IEEE.std_logic_1164.all;
use ieee.numeric_std.all;
use ieee.std_logic_unsigned.all;
entity decoder10 is
port(in_data: in STD_LOGIC_VECTOR (7 d