Le bus de données du processeur ne doit-il pas correspondre à l'entrée de données de la mémoire ROM?

Question

Je suis censé concevoir un système ayant

• CPU avec un large ADRESS et un bus BUS large DATA 8 bits 16 bits.

Dans ce système, je dois me une disposition:

• RAM avec une largeur de données de 4 bits, et une largeur de ADRESS de 12 bits.

et a:

• ROM avec une largeur de données de 8 bits, et une largeur de 14 bits de ADRESS.

N'est-ce pas un problème que les tailles des bus de données soient différentes lors de la construction du système? Je veux dire, je sais que lorsque vous utilisez le bus d'adresse, vous pouvez choisir les lignes du bus avec lesquelles vous voulez travailler afin de pouvoir cibler un espace mémoire spécifique. Mais lorsque vous utilisez le bus de données, est-ce vraiment la même idée? Si j'ai mappé l'espace mémoire en continu, les programmes qui s'exécutent dans ce système perdent-ils des données de cette façon puisque seulement 4 bits des 8 bits de données sont lus? Cela me tourne vraiment la tête.

Answer 1

Vous utilisez deux pièces RAM côte à côte.

L'un fournit D0-3 et l'autre D4-7. Regardez un module DIMM d'un ordinateur moderne; il y a beaucoup de puces RAM, mais elles sont en parallèle.

Autrefois, les puces DRAM avaient toutes une largeur de 1 bit, donc vous en aviez besoin d'un très grand nombre pour constituer une banque de mémoire. Est-ce que cela vous amène à penser que les puces RAM fonctionnent à la même vitesse?

Problèmes avec la synchronisation de la RAM à des vitesses croissantes conduit à l'invention de SDRAM (RAM synchrone) avec la machine d'état dans la RAM cadencée par la CPU. Sentez-vous simplement chanceux que votre mission ne dispose pas d'une RAM plus comme une DRAM avec l'adressage de ligne et de colonne au lieu d'un bus d'adresse.