Dans beaucoup de mes conceptions VHDL, je crée beaucoup de composants de bas niveau en HDL (ce qui est bien). Cependant, lorsque je suis prêt à créer plusieurs instanciations et à les lier ensemble au niveau supérieur, je trouve que le fichier finit par être assez volumineux avec des tonnes de signaux internes allant de tonnes d'instanciations de composants. Ça devient un peu lourd et difficile à suivre. Au lieu de cela, j'ai pensé que ce qui pourrait être plus facile à comprendre et plus rapide à développer est s'il y avait un outil graphique pour faire la liaison de haut niveau. Il serait capable d'analyser mes fichiers HDL de bas niveau et de déterminer les entrées/sorties du port et de créer un bloc (ou plusieurs instances de ce bloc). Je pourrais alors utiliser ma souris pour créer des connexions entre les blocs et leur donner une étiquette de texte. Quand j'aurai terminé, je serais capable de générer automatiquement un fichier VHDL avec toute la syntaxe appropriée pour créer des signaux internes, des instanciations de composants, des déclarations de port, etc.Éditeur de composants VHDL graphique
J'ai essayé d'expérimenter Xilinx Schematic Editor, mais c'était une La bête et moi n'avons pas eu de chance.
Existe-t-il un outil comme celui-ci? Si ça pouvait même me rapporter 90%, je serais heureux.
Je ne connais pas le nombre d'instances de composants dans une tonne, mais il semble que vous ayez besoin d'ajouter une certaine modularité à votre conception. –