Il s'agit de la définition de deux types de demi-additionneur sur Verilog.Différence de définition de la porte Verilog
Y a-t-il une différence entre eux? Lequel devrais-je choisir? Pourquoi?
halfAdder1
xor(s,x1,x2);
and(c,x1,x2);
halfAdder2
assign s=x1^x2;
assign c=x1&x2;
premier est connu comme modèle structural, en utilisant les primitives de niveau de grille. Le second est connu sous le nom de modèle RTL (niveau de transfert de registre). Les deux modèles sont entièrement synthétisables et susceptibles de générer exactement le même matériel.
Dit que, la modélisation RTL est un peu plus proche des langages de programmation de plus haut niveau et donc plus lisibles pour les humains. En outre, il fait abstraction des portes aux opérateurs arithmétiques/logiques, donnant à l'outil de synthèse plus de flexibilité pour choisir les portes appropriées. D'autre part, le niveau de la porte est plus approprié si vous avez un schéma de votre circuit et que vous voulez le traduire directement en HDL.