erreur de syntaxe Verilog proche "<=" dans une instruction case

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Dans ce bout de code:erreur de syntaxe Verilog proche "<=" dans une instruction case

reg [4:0] status_led = 5'b00100; 
    case (status_led) 
     default: begin     
      if (rotation) begin 
       status_led[4] <= status_led[3]; 
       status_led[3] <= status_led[2]; 
       status_led[2] <= status_led[1]; 
       status_led[1] <= status_led[0]; 
       status_led[0] <= status_led[4]; 
      end else if (~rotation) begin 
       status_led[4] <= status_led[0]; 
       status_led[3] <= status_led[4]; 
       status_led[2] <= status_led[3]; 
       status_led[1] <= status_led[2]; 
       status_led[0] <= status_led[1]; 
      end 
     end 
    endcase

Je reçois l'erreur "erreur de syntaxe près < =". Pourquoi est-ce une erreur?

Source

2017-08-08 Shicon Wen

Ce qui précède le code que vous avez affiché? Est-ce que cela fait partie d'un bloc 'always' ou d'une fonction? – mkrieger1

Et pourquoi prenez-vous la peine d'utiliser une instruction 'case' avec rien d'autre qu'un cas 'default'? – mkrieger1

Ce code est indépendant. A l'origine j'avais d'autres cas mais j'ai changé le code. J'ai déjà remplacé ce code avec un code supérieur, mais je suis curieux de savoir pourquoi je reçois l'erreur ci-dessus au cas où je devrais écrire un code similaire à l'avenir –

Vous n'avez pas défini votre cas dedans toujours, d'où l'erreur. Cela devrait résoudre votre problème. Une bonne idée serait de ne pas mélanger les blocs combinatoires et séquentiels toujours ensemble.

reg [4:0] status_led = 5'b00100; 

    [email protected](posedge clk) begin 
    case (status_led) 
     default: begin     
      if (rotation) begin 
       status_led[4] <= status_led[3]; 
       status_led[3] <= status_led[2]; 
       status_led[2] <= status_led[1]; 
       status_led[1] <= status_led[0]; 
       status_led[0] <= status_led[4]; 
      end else if (~rotation) begin 
       status_led[4] <= status_led[0]; 
       status_led[3] <= status_led[4]; 
       status_led[2] <= status_led[3]; 
       status_led[1] <= status_led[2]; 
       status_led[0] <= status_led[1]; 
      end 
     end 
    endcase 
    end

Source

2017-08-09 17:14:15

erreur de syntaxe Verilog proche "<=" dans une instruction case

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