Erreur d'assertion immédiate SystemVerilog au temps 0fs

Question

J'ai ajouté une assertion immédiate pour vérifier que deux registres ne sont pas programmés à la même valeur à un moment donné. J'obtiens un échec au temps 0fs parce que toutes les valeurs sont non initialisées et sont 'x'. Y at-il un moyen de désactiver proprement cette assertion seulement au moment initial?

always @(*) begin 
    assert_reg_val_cmp: 
    assert (reg != 1'b1) else $error("...error msg..."); 
end 

Je pourrais utiliser la comparaison reg !== 1'b1, qui compare 'x' aussi, mais je veux attraper tous les 'x' après 0fs.

Answer 1

Si vous utilisez SystemVerilog, s'il vous plaît utiliser always_comb au lieu de always @(*). Ce dernier a un problème en ce qu'il ne s'exécute pas si l'une des entrées s'avère être une constante.

Si vous voulez vous assurer qu'un registre est initialisé à l'instant 0, utilisez une assertion différée.

always_comb begin 
    assert_reg_val_cmp: 
    assert #0 (reg != 1'b1) else $error("...error msg..."); 
end 

Mais pourquoi ne voulez-vous pas utiliser une assertion simultanée pour cela?