queue-chaînage des interruptions

Question

ce qui est le chaînage de queue des interruptions qui est pris en charge par NVIC dans ARM Cortex M3.

Answer 1

Le chaînage de queue est le traitement d'exceptions consécutives sans le surcoût de sauvegarde d'état et de restauration entre interruptions. Le processeur saute le pop de huit registres et pousse de huit registres en quittant un ISR et en entrant un autre car cela n'a aucun effet sur le contenu de la pile. Cortex™-M3 Technical Reference Manual

Ce qui signifie essentiellement, la gestion des interruptions en attente sans répéter l'empilement.

Je recommande ce livre si vous voulez en savoir plus de détails:

The Definitive Guide to the ARM Cortex-M3

Answer 2

Si une exception est en attente de l'état quand un autre gestionnaire d'exception est terminée, au lieu de retourner au programme interrompu, puis en entrant la séquence d'exception à nouveau, un scénario de chaîne de queue se produira, où le processeur n'aura pas à restaurer toutes les valeurs de registre de la pile et les repoussera à la pile à nouveau. le chaînage de queue d'exception permet de réduire les frais généraux de traitement des exceptions et d'améliorer l'efficacité énergétique.