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Existe-t-il un outil (par exemple, ncverilog, VCS, synplify, vivado, etc.) qui vous permet de voir la sortie étendue d'une macro Verilog ou SystemVerilog?Expansion de macro Verilog
Je suis sur le point d'écrire un script pour analyser les macros et les développer manuellement, afin de déboguer certaines macros écrites par quelqu'un d'autre. S'il y a un outil qui peut déjà le faire, je serais heureux d'utiliser cet outil à la place.
Questa ou Modelsim de Mentor a la capacité de le faire, mais Je ne connais pas le commandement en main. – dwikle
Beaucoup d'IDE modernes ont fourni cette fonctionnalité, tels que VCS-DVE, INCISIV-SimVision, Questa/Modelsim, Verdi, Conformal, etc., et vous pouvez regarder dans le manuel pour voir comment l'utiliser. Cependant, il existe toujours un problème lorsque vous devez déboguer des macros car beaucoup de personnes aiment utiliser intensivement les macros dans la macro. Il est difficile de déboguer ou de comprendre le problème lorsque vous ne voyez que la chaîne d'extension finale. Et vous pourriez avoir besoin de reformuler la question. – jclin
Est-ce que cela implique UVM/OVM? Vous aurez besoin d'un lexer complet, y compris les directives de compilation conditionnelles, pour le faire correctement. –