Que signifie '1' dans verilog?

Question

J'ai un registre avec 4 bits.

reg[3:0] a; 

Et je veux attribuer un seul bit comme à

a <= '1; 

Apparemment, ce n'est pas la même 1'b1 et 1. Je suis nouveau à verilog et pas sûr de sa syntaxe. Quelqu'un peut-il m'éclairer s'il vous plaît.

Answer 1

Cela met tous les bits à 1, je crois.