Vérification d'un circuit pour les erreurs

Question

Cela peut être une question très simple mais un peu plus longue et j'apprécierais toute l'aide!
Voici ce que nous avons: une carte FPGA (Spartan-3E pour être précis) - 8 commutateurs, 8 LED, et un très simple Verilog:

module Lab1_1(
    input [7:0] sw, 
    output [7:0] ld 
    ); 
    assign ld = sw; 
endmodule 

Cela permet de connecter les commutateurs aux LEDs ainsi quand sw [ 0] est 1, ld [0] est 1 (ou au moins destiné à faire être), etc.

L'exercice à ce (raccourci et traduit en anglais):
« Nous supposons que les types suivants de erreurs dans notre PCB:
- le signal n'est pas transmis (le conducteur est déchiré)
- le signal i s bloqués à 0 ou 1
- deux ou plusieurs signaux voisins entrent dans un court-circuit

Avec ce genre d'erreurs, combien et quels types de vecteurs de test ne nous avons besoin (pas possible avec des non-voisins!) pour s'assurer que le chèque est complet? (Au plus, nous avons 256 vecteurs de test, ce qui semble un peu trop.) »

Je serais vraiment reconnaissant pour tout ce qui me permet de comprendre le problème ou la façon dont je devrais commencer par la solution! :)

Answer 1

le signal ne se transmet pas (le conducteur est déchiré)

Tous les signaux doivent être exercés dans les deux états 0 et 1.

le signal est bloqué à 0 ou 1

1 -> 0 -> 1 ou 0 -> 1 -> 0 transitions doivent être exercées pour tous les bits

deux ou plusieurs signaux voisins d'entrer dans un court-circuit (pas possible avec des non-voisins!)

-vous savoir quels réseaux pourraient être voisins après le routage sur le FPGA? Dans ce cas: Tous les signaux voisins doivent être exercés dans des états complémentaires 0 -> 1 -> 0 et 1 -> 0 -> 1. C'est à dire. 'hAA -> 'h55 -> 'hAA

Les vérifications de courts-circuits nécessitent également que vous surveilliez la consommation de courant pendant le test. Mais notez que je ne pense pas qu'il y ait aucune garantie que les bits qui sont voisins dans RTL sont voisins dans le FPGA routé.