Implémentation de Top Module sur ISE Xilinx14.7 verilog

Question

J'essaye de créer un compteur sur verilog en utilisant ise xilinx 14.7, version webpack.

En fait, j'ai copié un compteur du livre "Digital Design en utilisant les cartes FPGA digilent" de R. Haskell et D. Hanna afin de le comprendre et de faire quelques modifications. Alors que la syntaxe est bonne, quand j'essaye de synthétiser le module supérieur, il y a un jeton inattendu et une redéclaration illégale sur les variables que j'appelle de l'un des modules, comme le montre cette image. Je suis nouveau à Verilog, s'il vous plaît, si vous pouviez me dire ce que je fais mal, je serais très reconnaissant.

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Answer 1

Votre problème est l'instanciation du module clockdiv en ligne 16. La syntaxe correcte pour instancier un module est comme ceci:

module_name instance_name(port_connections); 

Où module_name est le nom du module que vous voulez pour instancier, instance_name est le nom donné à cette instance particulière du module, et port_connections sont les connexions de l'entrée, de la sortie et de l'inout du module, soit en .name(connection), soit en style de liste ordonnée. Donc, je pense que vous vouliez dire:

clockdiv U1(.mclk(mclk), 
      .clr(clr), 
      .clk190(clk190), 
      .clk48(clk48));