VHDL: erreur lors de l'utilisation de "With Select When" Statement

Question

J'apprends le VHDL en utilisant Altera Max V et Quartus pour faire quelques exemples et j'ai un problème en utilisant l'instruction "Avec Select when". J'ai un décodeur simple, 2-4 comme suit:

library ieee; 
use ieee.std_logic_1164.all; 

entity lesson9 is 
    port(
     x: in std_logic_vector(1 downto 0); 
     en: in std_logic; 
     y: out std_logic_vector(3 downto 0) 
    ); 
end lesson9; 

architecture rtl of lesson9 is 

signal outputBuff: std_logic_vector(3 downto 0); 

begin 
    decoder2to4: process(x) 
    begin 
     with x select 
      outputBuff <= "0001" when "00", 
          "0010" when "01", 
          "0100" when "10", 
          "1000" when "11"; 
    end process decoder2to4; 

    y <= outputBuff; 
end rtl; 

Et je reçu le message d'erreur:

texte près "avec"; attendre « fin », ou « (», ou un identifer (« avec » est un mot-clé réservé), pr une déclaration séquentielle

J'ai essayé de vérifier mon code, mais n'a pas pu trouver le problème?

Answer 1

la déclaration with ... select est une instruction d'affectation de signal simultané utilisé en dehors d'un processus.

architecture rtl of lesson9 is 

signal outputBuff: std_logic_vector(3 downto 0); 

begin 
    with x select 
     outputBuff <= "0001" when "00", 
         "0010" when "01", 
         "0100" when "10", 
         "1000" when "11"; 

    y <= outputBuff when en='1' else (others=>'0'); 
end rtl; 

J'ai également ajouté le signal en dans l'instruction d'affectation de sortie

Remarque: je n'ai pas simulé cet extrait de code.