Implémentation de l'accès au cache I en pipeline

Question

J'essaie d'implémenter un accès au cache en pipeline en tant que technique d'optimisation pour augmenter ma bande passante de cache pour mon cache I qui est un cache L-1. Je dois le faire en verilog. La taille du cache est de 64 Ko et associative à deux voies avec une taille de bloc de 4 mots.

Je ne suis toujours pas clair sur comment fonctionne un cache en pipeline. Sera vraiment utile si n'importe quelle explication peut être donnée théoriquement ou n'importe quel lien fourni pour avoir une meilleure compréhension. J'ai déjà fait des recherches sur le net, et je n'ai trouvé aucune bonne lecture. Je veux savoir quelles sont les deux étapes de l'accès au cache pipeline et comment cela améliore-t-il la bande passante?

Answer 1

Vous pouvez vérifier le lien suivant https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf

Rechercher Cache et, espérons-Pipelined vous obtiendrez les informations nécessaires. Peu de mises à jour -

L'idée de base derrière l'utilisation d'un cache en pipeline est d'augmenter le débit. Le pipeline 2 étages serait utilisé pour effectuer les tâches suivantes: - indexer le cache tag vérification & hit/logique miss transfert de données au CPU

En fonction du chemin critique vous pouvez décider quel stade pipelinière quelle.