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Le langage VHDL suivant doit être utilisé pour tester le banc. Je continue d'obtenir une erreur sur la première déclaration d'attente pendant l'analyse: "wait statement doit contenir une clause de condition avec UNTIL mot-clé" J'ai plusieurs bancs de test de travail écrits de cette façon. Je n'arrive pas à trouver ce que l'erreur pourrait être.La déclaration d'attente doit contenir la clause de condition avec UNTIL mot-clé
`library IEEE;
USE IEEE.std_logic_1164.all;
entity case_ex_TB is end;
architecture simple_test of case_ex_TB is
--- DUT Component Declaration ---
component case_ex
port(
clk, rstN: IN std_logic;
color: OUT std_logic_vector(2 downto 0));
end component;
--- Signals Declaration ---
signal rst, clock: std_logic:='0';
signal color: std_logic_vector(2 downto 0);
begin
DUT: case_ex --- DUT instantiation ---
port map (clk => clock,
rstN => rst,
color => color);
--- Signal's Waves Creation ---
rst <= '1','0' after 50 ns, '1' after 2 us;
clock_crtate: process
begin
while rst = '0' loop
clock <= '1','0' after 50 ns;
wait for 100 ns;
end loop;
clock <= '1';
wait;
end process;
end simple_test;`
Vous parlez de Quartus-II, mais quel simulateur utilisez-vous? Vous n'essayez pas de synthétiser cela, n'est-ce pas? –
Salut Morten, j'écris mon code avec Quartus-II et après je "Commencer l'analyse et la synthèse" j'obtiens cette erreur: Erreur (10533): Erreur d'instruction d'attente VHDL à case_ex_TB.vhd (26): La déclaration d'attente doit contenir la clause de condition UNTIL mot-clé. –
La synthèse est pour la mise en œuvre d'une conception dans un dispositif, et la synthèse ne peut pas gérer l'attente temporisée comme «attendre 100 ns». Pour le banc d'essai, vous avez généralement besoin d'un simulateur comme ModelSim. Altera a ModelSim Starter Edition dans la suite, alors jetez un oeil à ça. –