Comment écrire une propriété dans les assertions System verilog?

Question

Je souhaite écrire une propriété dans SVA pour vérifier formellement un comportement.

Voici ce que je veux:

property prop1(sig1,sig2,sig3,sig4); 
    @(posedge clk) 
    $fell(sig1) ##[1:$] first_match($fell(sig2)) ##0 sig3 |-> sig4 == sig3; 
endproperty 

Comment puis-je réécrire la propriété ci-dessus afin qu'après SIG1 tombe, il reste LOW pendant restant cycles d'évaluation?

Note: Je ne veux pas mettre SIG1 comme ssi désactiver (de SIG1)

Merci à!

Answer 1

property prop1(sig1,sig2,sig3,sig4); 
    @(posedge clk) 
    (!sig1) throughout (##[1:$] first_match($fell(sig2)) ##0 sig3) 
      |-> sig4 == sig3; 
endproperty 

Voir la section 16.9.9 Conditions sur des séquences dans la LRM 1800-2012