Quartus nécessite une dénomination de boucle, même si SystemVerilog ne le fait pas. Y a-t-il un moyen de l'éviter? (Je pourrais utiliser ModelSim, mais j'ai besoin de Quartus pour mon FPGA.)Dénomination de boucle dans SystemVerilog avec Quartus
Voulez-vous dire générer des étiquettes de boucle? Les étiquettes pour les boucles For dans les blocs always/inital sont facultatives. Mais générer des labels de boucle sont nécessaires pour faire connaître les chemins hiérarchiques au cas où vous voudriez ajouter des contraintes, ... Les simulateurs créeraient un label pour des boucles génératrices sans nom, quelque chose comme genblk1, genblk2, ... Mais les outils de synthèse besoin de créer une hiérarchie correctement.
Je vous suggère d'ajouter des étiquettes pour générer si/cas/pour tout le temps.
S'il vous plaît nous montrer un code où vous essayez d'omettre le nom de la boucle. La boucle de génération sans nom ne peut pas être utilisée dans toutes les situations. – Qiu