VHDL-2008 force continuellement un nom externe

Question

Je voudrais être en mesure de forcer en permanence un signal vers le bas dans ma hiérarchie de test. Voici un exemple simple illustrant comment je l'ai fait dans mes bancs d'essai.

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity double_inverter is 
port(
    a : in std_logic; 
    z : out std_logic 
); 
end double_inverter; 

architecture x of double_inverter is 
signal b : std_logic; 
begin 

    b <= not a; 
    z <= not b; 

end architecture x; 


library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity inverter_tb is 
end inverter_tb; 

architecture y of inverter_tb is 
    signal z : std_logic; 
    signal clk : std_logic := '0'; 
begin 

    clk <= not clk after 5 ns; 

    dut : entity work.double_inverter 
    port map(
    a => '0', 
    z => z 
); 

    continuous_stim : process(clk) 
    begin 

    << signal dut.b : std_logic >> <= force clk; 

    end process; 

end architecture y; 

Cela fonctionne dans Modelsim 10.4b dire signal b dans l'instance de double_inverter sera fixé par clk et le signal pas, mais est-il une meilleure façon de contrôler les signaux de noms externes?

Merci pour votre aide.

Answer 1

Dans certaines situations, vous pouvez utiliser est un alias au nom externe:

alias dut_b is <<signal dut.b : std_logic >> ; 

Puisque nous pensons signaux étant déclarés dans une architecture, notre instinct est de mettre l'alias dans l'architecture. Cependant, dans cette situation, cela n'est pas autorisé parce que le DUT n'a pas encore été élaboré.

Vous pouvez être autorisé à le mettre dans le processus - je devrais faire quelques recherches pour vérifier si la langue le permet. Je crains que les processus n'autorisent pas les déclarations de signaux. Je ne suis donc pas certain que cela permettra aux alias de transmettre des signaux dans un processus - il n'y a pas de mal à l'essayer et à nous faire savoir si cela fonctionne.

Généralement quand j'utilise quelque chose comme ceci, je le place dans une région déclarative d'architecture d'un composant qui crée les cas de test et qui est instanciée par le banc d'essai. Pour éviter les problèmes d'ordre d'élaboration, je m'assure d'utiliser mon DUT en premier dans le testbench et généralement le composant qui génère les cas de test en dernier (avec les modèles basés sur les transactions au milieu). VHDL élabore les conceptions dans l'ordre où elles sont instanciées.