2017-05-22 3 views

Répondre

1

Les paramètres Verilog prennent la largeur de la valeur qui leur est affectée.

module foo(); 
parameter xyz = 1'b0; 
initial $display("%m %b",xyz); // display foo 0 by itself 
endmodule 
module top; 
foo #(3'b0) f1(); // will display top.f1 000 
foo #(4'b0) f1(); // will display top.f2 0000 
endmodule