La sortie de simulation Modelim affiche toujours un état d'implantation élevé (ligne bleue)

Question

J'utilise Verilog et toutes les entrées en simulation sont correctes, mais toutes les sorties restent à état d'implantation élevé (ligne bleue dans la fenêtre d'onde).

Voici le fichier .V:

module de_mux(
input clk, NewPacket, 
input [7:0] DataIn, 
output reg [7:0] DataOut0, DataOut1, DataOut2, DataOut3, DataOut4, DataOut5, DataOut6, DataOut7 
); 
reg [2:0] h = 3'bxxx; 
reg [3:0] l = 4'bxxxx; 
reg [7:0] t = 8'b00000000; 

always @ (posedge clk) 
begin 
    DataOut0 <= 8'b00000000; 
    DataOut1 <= 8'b00000000; 
    DataOut2 <= 8'b00000000; 
    DataOut3 <= 8'b00000000; 
    DataOut4 <= 8'b00000000; 
    DataOut5 <= 8'b00000000; 
    DataOut6 <= 8'b00000000; 
    DataOut7 <= 8'b00000000; 

    case (h) 
     3'b000: DataOut0 <= t; 
     3'b001: DataOut1 <= t; 
     3'b010: DataOut2 <= t; 
     3'b011: DataOut3 <= t; 
     3'b100: DataOut4 <= t; 
     3'b101: DataOut5 <= t; 
     3'b110: DataOut6 <= t; 
     3'b111: DataOut7 <= t; 
     default:; 
    endcase 

    if (NewPacket) 
     begin 
      h <= DataIn [6:4] - 3'b001; 
      l <= DataIn [3:0] + 4'b0001; 
     end 
    else if (l > 0) 
     begin 
      t <= DataIn; 
      l <= l - 4'b0001; 

     end 
    else 
     begin 
      t <= 8'b00000000; 
     end 
    h <= h + 3'b001; 
end 
endmodule 

et le fichier banc d'essai:

module de_mux_test(); 
reg clk; 
reg NewPacket; 
reg [7:0] DataIn; 
wire [7:0] DataOut0, DataOut1, DataOut2, DataOut3, DataOut4, DataOut5, DataOut6, DataOut7; 

always begin 
    #10 clk = ~clk; 
end 

initial begin 

    clk = 1'b1; 

    NewPacket = 1'b1; DataIn = 8'b01110011; #20 
    NewPacket = 1'b0; DataIn = 8'b00010001; #20 
    NewPacket = 1'b0; DataIn = 8'b00100010; #20 
    NewPacket = 1'b0; DataIn = 8'b00110011; #20 
    NewPacket = 1'b0; DataIn = 8'b01000100; #20 
    NewPacket = 1'b0; DataIn = 8'b00000000; #20 

    NewPacket = 1'b1; DataIn = 8'b00000010; #20 
    NewPacket = 1'b0; DataIn = 8'b10001000; #20 
    NewPacket = 1'b0; DataIn = 8'b10011001; #20 
    //NewPacket = 1'b0; DataIn = 8'b00000000; 
    #20 
    #20 
    $finish; 
end 
endmodule 

Je ne sais pas où est le problème. et pourquoi cela se produit ...

Answer 1

Vous utilisez des affectations non bloquantes dans votre processus cadencé de votre module principal. Effectivement, vous essayez d'affecter DataOutN < = avec à la fois 8'b00000000 et l'instruction case sur chaque horloge. Si vous changez ces < = à = (assignation bloquante) vous pouvez résoudre le problème avec tous vos DataOutN

Je vois aussi que vous faites la même chose avec la variable h. Vous affectez h avec non-blocage deux fois. Vous pourriez peut-être fixer h en passant de non bloquant à bloquant, mais vous voudrez vérifier que dans le cas de NewPacket, vous voulez d'abord qu'il soit assigné par h = DataIn [6: 4] - 3'b001 et ensuite mis à jour plus tard avec ah = h + 1.

La variable l n'est pas affectée dans le terme "else", ce qui signifie probablement que vous voulez que l soit affecté comme sa valeur d'origine. J'écrirais cela dans la déclaration pour le rendre intentionnel.