Les instructions de traitement de données ont-elles une latence? - Interprétation du calendrier ARM Cortex A9 Manuel de chronométrage

J'ai besoin d'aide pour interpréter le manuel ARM Cortex A9, en ce qui concerne la synchronisation.Les instructions de traitement de données ont-elles une latence? - Interprétation du calendrier ARM Cortex A9 Manuel de chronométrage

ARM A9 Cycle timings

Sous le point « des horaires du cycle des instructions de traitement des données » temps de cycle de l'unité sont données - quand je regarde les Multiplication instructions, cycles et la latence est donnée - cet exemple que impose une instruction ADD n'a pas de latence supplémentaire?

Source

2017-08-25 Chris Jung

Pas un expert de ARM. L'unité de traitement de données n'est probablement pas canalisée, de sorte que la latence et le débit sont les mêmes et sont représentés par un nombre unique (par exemple, vous pouvez déplacer un registre tous les 2 cycles et chaque cycle 2 cycles). L'unité de multiplication est apparemment pipelined, le premier nombre ("Cycles") est le débit (par exemple vous pouvez commencer un 'mul' tous les 2 cycles) et le second la latence (par exemple vous obtenez le résultat après 4 cycles du début de la exécution - juste quand vous pourriez commencer un troisième 'mul', disons). –

Merci beaucoup pour votre contribution, Margaret! –

Ceci est lié à la profondeur de pipeline de chaque unité d'exécution. L'image montre un pipeline pour un processeur hors service (Cortex A-15, le Cortex A9 est également un processeur hors service mais avec un pipeline plus court). L'unité d'exécution Integer est constituée d'un seul cycle, de sorte que leur exécution ne présente pas de latence supplémentaire. Cependant, l'unité d'exécution Multiplier a 4 cycles. Cela ne veut pas dire qu'il faudra toujours 4 cycles, mais en fonction des valeurs et du nombre de registres utilisés, cela peut prendre 4, moins ou plus de cycles.

pipeline